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Senior Design Verification Engineer - SystemVerilog​/UVM Expert

Trabajo disponible en: 46001, Valencia, Comunidad Valenciana, España
Empresa: Analog Devices, Inc.
Tiempo completo posición
Publicado en 2025-12-11
Especializaciones laborales:
  • Ingeniería
    Ingeniero Electrónico, Ingeniero de sistemas, Ingeniero de Pruebas
Rango Salarial o Referencia de la Industria: 30000 - 50000 EUR Anual EUR 30000.00 50000.00 YEAR
Descripción del trabajo
A global semiconductor leader is seeking a Senior Design Verification Engineer in Valencia, Spain. This role involves defining and executing verification strategies, developing and debugging tests using System Verilog and UVM, and collaborating with cross-functional teams to ensure high design quality. Ideal candidates will have a Master's in Engineering, experience in object-oriented programming, and familiarity with various simulation tools. This position offers opportunities for professional growth in a dynamic environment.
#J-18808-Ljbffr
Requisitos del puesto
10+ años Experiencia laboral
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