Digital Design Verification Engineer; UVM

Position: Digital Design Verification Engineer (UVM)
Over deze vacature  Belangrijkste verantwoordelijkheden:
Ontwikkelen en implementeren van UVM-gebaseerde verificatieomgevingen vanaf nul, inclusief architectuurdefinitie, herbruikbare componenten en verificatiestrategieën
Opstellen en uitvoeren van testplannen, testcases en verificatiescenario's in lijn met ontwerpspecificaties
Implementeren van System Verilog testbenches, constrained-random verificatie, functionele dekking en assertions
Uitvoeren van debugging en oorzaak-analyse van ontwerpfouten en verificatieproblemen
Zorgen voor dekking-sluiting (functionele en code-dekking) en het bijhouden van de verificatievoortgang
Samenwerken met ontwerpingenieurs om ontwerp-voor-verificatie te verbeteren en problemen vroegtijdig op te lossen
Bijdragen aan methodologieverbeteringen en het stimuleren van best practices in verificatie
Ondersteunen van regressieruns, automatisering en CI/CD-workflows voor verificatieomgevingen

#J-18808-Ljbffr