UVM Verification Engineer

Over deze vacature  We zijn op zoek naar een hooggekwalificeerde Verification Engineer met expertise in Universal Verification Methodology (UVM) en bij voorkeur met kennis van FPGA, om ons geavanceerde team in Eindhoven te versterken. In deze rol richt je je op het verifiëren van complexe FPGA-designs, waarbij je ervoor zorgt dat ze voldoen aan strenge eisen op het gebied van prestaties, functionaliteit en betrouwbaarheid.

Samenwerkend met een multidisciplinair team speel je een sleutelrol in het waarborgen van de kwaliteit en robuustheid van onze FPGA-gebaseerde oplossingen.
Belangrijkste verantwoordelijkheden:
Ontwikkelen en implementeren van UVM-gebaseerde verificatieomgevingen om FPGA-designs te valideren.
Definiëren van verificatiestrategieën, plannen en testscenario's op basis van ontwerpspecificaties.
Creëren, simuleren en debuggen van testbenches om de functionaliteit en prestaties van ontwerpen te verifiëren.
Uitvoeren van functionele verificatie, code-dekking en op asserties gebaseerde verificatie om robuuste designs te garanderen.
Identificeren, debuggen en oplossen van designproblemen via simulaties en gedetailleerde analyses.
Nauw samenwerken met FPGA-ontwerpers om het ontwerpdoel te begrijpen en verificatieknelpunten op te lossen.
Documenteren van verificatiemethodologieën, resultaten en geleerde lessen ter ondersteuning van toekomstige projecten.
Op de hoogte blijven van ontwikkelingen in UVM-verificatietechnieken en beste praktijken in de industrie.
Het plannen en uitvoeren van verificatie vanaf het begin.

#J-18808-Ljbffr